INTERFACE A SRAM EXTERNA

• Puerto A: Bus de dirección bajo y bus de datos multiplexado
• Puerto C: Bus de dirección alto
• Pin ALE: Habilitación del latch de direcciones
• Pines RD' y WR': Patillas de lectura y escritura

La SRAM externa de datos es habilitada poniendo a set el bit SRE (Habilitación de SRAM externa) del MCUCR (Registro de control MCU) y anulará la situación del Registro de Direcciones de Datos (DDRA). Cuando el bit SRE se borra (cero), la SRAM externa de datos está deshabilitada y se usan el pin normal y las dirección de datos puestas. Cuando SRE se borra (cero), el espacio de direcciones que se encuentra por encima del límite de la SRAM interna no se mapea en la SRAM interna, puesto que los dispositivos AVR no tienen un interface a la SRAM externa.

Cuando ALE va de nivel alto a bajo, hay una dirección válida en el Puerto A. ALE estará bajo durante una transmisión de datos. RD' y WR' están activos sólo al acceder a la SRAM externa.

Cuando la SRAM externa se habilita, la señal ALE puede tener pulsos cortos al acceder a la RAM interna, pero la señal ALE es estable al acceder a la SRAM externa.

La "figura A" indica como conectar una SRAM externa al AVR que usa ocho latches que son transparentes cuando G está a nivel alto.

Por defecto, el acceso a SRAM externa, es un esquema de 3 ciclos como se muestra en la "figura B". Cuando se necesita un estado de espera extra en el ciclo de acceso hay que poner a set (uno) el bit SRW en el registro MCUCR. El esquema de acceso resultante se muestra en la "figura C". En ambos casos, observe que el Puerto A es Bus de datos de un solo ciclo. En cuanto el acceso a los datos termina, el Puerto A se convierte en un bus bajo de direcciones de nuevo.

Figura B. Ciclos de la memoria SRAM externa de datos sin estado de espera

Figura C. Ciclos de la memoria SRAM externa de datos con estado de espera